世界領先的可編程邏輯解決方案供應商賽靈思公司（Xilinx）今天宣布推出世界上性能最高的可編程邏輯軟件：Xilinx 集成軟件環境（ISE）6.1i版。結合賽靈思公司的旗艦產品Virtex-II Pro FPGA，新版軟件套件提供了業界成本最低的設計解決方案，與最接近的競爭產品相比性能快31%，邏輯利用率高15%。因此，與其它高密度FPGA相比，賽靈思客戶可享有高達60%的價格優勢。有關ISE 6.1i的全面信息，請訪問www.xilinx.com/cn/ise。
此外，通過新的自動局部時鐘布線功能，ISE 6.1i版支持設計人員方便地創建工作在200 MHz以上的高速存儲器接口。同時新版軟件還新提供對RedHat Linux的固有支持，以及無與倫比的高速設計能力和易于使用的布局規劃和管腳管理增強特性。這些新特性結合起來極大地縮短了客戶的總體設計周期時間和設計成本。
ISE 6.1i版提供了獨特的高速設計能力，如新的時序約束。例如，新的時鐘抖動約束允許用戶指定真正的數據有效窗口，而新增的個別封裝引腳即時報告功能則為源同步設計提供了更為準確的布局和布線結果。設計人員利用Virtex-II和Virtex-II Pro FPGA進行設計時可以使用96個局部高速時鐘，這些時鐘的布線可保證時鐘畸變保持在200 MHz SDR、DDR和QDR RAM接口所要求的范圍內。ISE 6.1i還包括了針對主動時序收斂（ProActive Timing Closure）的用于邏輯布局的增強映射功能，支持基于物理位置做出映射決定 –從而可比ISE 5.2i額外獲得快13%的時鐘速度和高23%的利用率。同時，對于按鈕式設計流程，ISE6.1i比ISE 5.2i提供了16%的性能提高。
ISE 6.1i在易用性方面設立了業界標準，其新特性和增強功能解決了傳統設計瓶頸，可加快設計和驗證過程。例如，項目瀏覽器（Project Navigator，先進的基于設計流程的項目管理器）支持Synplicity和Xilinx綜合工具用戶在同一項目中混合使用VHDL和Verilog HDL源代碼，從而允許設計人員利用遺留的IP和HDL設計資源來獲得盡可能好的結果。用戶還可連接和啟動Xilinx嵌入式設計套件（EDK） XPS項目管理器，并可使用新的自動網絡更新（Automatic Web Update）功能。自動網絡更新功能監視軟件更新并通知用戶，如果用戶選擇更新，則可下載所需要的文件，從而保證用戶的ISE配置是最新的。
PACE（管腳和區塊約束編輯器）提供了方便的圖形化管腳布局和管理，新版軟件中其功能大大增強并且還包括了對新的CPLD器件的支持。PACE現在還支持在實際編寫HDL代碼設計前輸入管腳定義的功能，從而不必等待設計完成就可進行PCB布局。PACE還支持CSV（逗號分割值）雙向文件傳輸，因此可更好地實現與PCB布局設計工具的集成。
新版軟件現在支持多個HDL和SDF文件來匹配設計的原始層次結構，這一能力支持在時序仿真過程中更方便地進行調試。
賽靈思公司經過驗證的軟件和芯片領導地位加快了業界范圍內從ASIC向FPGA技術的轉變。而且面對不確定的市場形勢、飛速上漲的NRE和掩膜成本以及不斷縮短的上市時間窗口和產品生命周期，客戶越來越希望找到更靈活的低成本解決方案。結合Virtex-II Pro和Spartan-3 FPGA的新的軟件套件與提供了突破性價格點、器件密度和性能為設計人員提供了一個替代ASIC的理想解決方案。現在利用賽靈思公司先進的設計軟件，設計人員只需要“按幾下按鈕”就可充分利用賽靈思公司提供的高達500萬系統門的全球第一個90 nm FPGA系列——Spartan-3系列，大大縮短總體設計時間和成本，同時還避免了傳統上與ASIC相關的驗證難題。
此外，賽靈思解決方案為設計人員提供了一個比所謂的“結構化ASIC”更優異的解決方案。后者面臨著開發時間長和前期成本高以及缺少賽靈思FPGA所具有的靈活性、價格低廉的軟件工具和強大的IP庫等多方面的問題。賽靈思FPGA內在的可重編程能力可加快設計調試并降低總體支持成本，從而使設計人員可更快地將產品推向市場。
此外，通過新的自動局部時鐘布線功能，ISE 6.1i版支持設計人員方便地創建工作在200 MHz以上的高速存儲器接口。同時新版軟件還新提供對RedHat Linux的固有支持，以及無與倫比的高速設計能力和易于使用的布局規劃和管腳管理增強特性。這些新特性結合起來極大地縮短了客戶的總體設計周期時間和設計成本。
ISE 6.1i版提供了獨特的高速設計能力，如新的時序約束。例如，新的時鐘抖動約束允許用戶指定真正的數據有效窗口，而新增的個別封裝引腳即時報告功能則為源同步設計提供了更為準確的布局和布線結果。設計人員利用Virtex-II和Virtex-II Pro FPGA進行設計時可以使用96個局部高速時鐘，這些時鐘的布線可保證時鐘畸變保持在200 MHz SDR、DDR和QDR RAM接口所要求的范圍內。ISE 6.1i還包括了針對主動時序收斂（ProActive Timing Closure）的用于邏輯布局的增強映射功能，支持基于物理位置做出映射決定 –從而可比ISE 5.2i額外獲得快13%的時鐘速度和高23%的利用率。同時，對于按鈕式設計流程，ISE6.1i比ISE 5.2i提供了16%的性能提高。
ISE 6.1i在易用性方面設立了業界標準，其新特性和增強功能解決了傳統設計瓶頸，可加快設計和驗證過程。例如，項目瀏覽器（Project Navigator，先進的基于設計流程的項目管理器）支持Synplicity和Xilinx綜合工具用戶在同一項目中混合使用VHDL和Verilog HDL源代碼，從而允許設計人員利用遺留的IP和HDL設計資源來獲得盡可能好的結果。用戶還可連接和啟動Xilinx嵌入式設計套件（EDK） XPS項目管理器，并可使用新的自動網絡更新（Automatic Web Update）功能。自動網絡更新功能監視軟件更新并通知用戶，如果用戶選擇更新，則可下載所需要的文件，從而保證用戶的ISE配置是最新的。
PACE（管腳和區塊約束編輯器）提供了方便的圖形化管腳布局和管理，新版軟件中其功能大大增強并且還包括了對新的CPLD器件的支持。PACE現在還支持在實際編寫HDL代碼設計前輸入管腳定義的功能，從而不必等待設計完成就可進行PCB布局。PACE還支持CSV（逗號分割值）雙向文件傳輸，因此可更好地實現與PCB布局設計工具的集成。
新版軟件現在支持多個HDL和SDF文件來匹配設計的原始層次結構，這一能力支持在時序仿真過程中更方便地進行調試。
賽靈思公司經過驗證的軟件和芯片領導地位加快了業界范圍內從ASIC向FPGA技術的轉變。而且面對不確定的市場形勢、飛速上漲的NRE和掩膜成本以及不斷縮短的上市時間窗口和產品生命周期，客戶越來越希望找到更靈活的低成本解決方案。結合Virtex-II Pro和Spartan-3 FPGA的新的軟件套件與提供了突破性價格點、器件密度和性能為設計人員提供了一個替代ASIC的理想解決方案。現在利用賽靈思公司先進的設計軟件，設計人員只需要“按幾下按鈕”就可充分利用賽靈思公司提供的高達500萬系統門的全球第一個90 nm FPGA系列——Spartan-3系列，大大縮短總體設計時間和成本，同時還避免了傳統上與ASIC相關的驗證難題。
此外，賽靈思解決方案為設計人員提供了一個比所謂的“結構化ASIC”更優異的解決方案。后者面臨著開發時間長和前期成本高以及缺少賽靈思FPGA所具有的靈活性、價格低廉的軟件工具和強大的IP庫等多方面的問題。賽靈思FPGA內在的可重編程能力可加快設計調試并降低總體支持成本，從而使設計人員可更快地將產品推向市場。
